令和5年度優秀論文賞受賞者 （DAシンポジウム2023での表彰式の紹介資料(PDF)）
●受賞者： 阪本 利司（ナノブリッジ・セミコンダクター）
発表研究会： 第200回システムとLSIの設計技術研究発表会（デザインガイア2022），2022年11月30日
論文名： 極低温65nm-CMOS 回路設計ライブラリの構築
著者名： 阪本 利司，宮村 信，船橋 一訓，岡本 浩一郎，多田 宗弘（ナノブリッジ・セミコンダクター），
田中 貴久，内田 健（東京大学），石黒 仁揮（慶應義塾大学）
超伝導量子ビットを用いた量子コンピュータの実現には，極低温で動作する制御回路が重要である．各量子ビットの制御・読出しを行うには，少なくとも2 本の高周波ケーブルが必要であり，100 万量子ビット以上の規模で，冷凍機の外部から各量子ビットの制御を行うことは，熱流入や物理的スペースの観点から不可能である．そのため，制御・読出しを量子コンピュータと同等の低温環境で行うことができ，さらに大規模な量子ビットの制御に対応できる信号処理回路が求められている．本講演では，極低温( で動作する65nm 世代のCMOS 集積回路の設計ライブラリを構築したので報告する．トランジスタ等の各デバイスのパラメータを極低温で取得し，スパイスモデルおよび配線のテクノロジーファイルを作成した．次に，得られたテクノロジーファイルによりスタンダードセルの寄生パラメータ抽出を実施し，さらに，スパイスシミュレーションによりセルライブラリを得た．モデル精度の確認のため，リングオシレータの評価によりシリコン検証を実施した．
●受賞者： 久古 幸汰（早稲田大学）
発表研究会： 第200回システムとLSIの設計技術研究発表会（デザインガイア2022），2022年11月30日
論文名： 消費電力波形の形状を考慮したIoT デバイス異常動作検知手法のFPGA への適用
著者名： 久古 幸汰，戸川 望（早稲田大学）
近年，Internet of Things (IoT) デバイスの普及に伴い，ハードウェアデバイスのセキュリティ課題が増加している. ハードウェアデバイスの異常動作を検知する手法として，Shape based Distance (SBD) を用い時系列データの形状から異常動作を検知する手法(SBD異常動作検知手法)が提案されている. 本稿では，FPGA 上にハードウェアトロイを含むAES暗号化回路を実装し，SBD異常動作検知手法を適用することでハードウェアトロイの検知に成功した．
●受賞者： 太田 慎一（京都大学）
発表研究会： DAシンポジウム2022，2022年9月1日
論文名： MOSFETの弱反転領域電流の統計的性質を利用する温度センシング手法
著者名： 太田 慎一，イスラム マーフズル，久門 尚史，和田 修己 京大
本稿では，弱反転領域で動作するMOSFETのドレイン電流にみられる統計的性質の温度依存性を利用する温度推定手法を提案する．MOSFETの弱反転領域特性を利用することで低消費電力動作を実現しつつ，MOSFETのドレイン電流の統計量を利用することで電源電圧変動による影響を低減できる．6チップについて測定を行う．商用の65 nm プロセスにて実装した6チップの測定において，二点校正後に-20℃から120℃の温度領域で-0.54/0.43℃の測定エラーが確認され，これは先行研究で提案されてきた同方式の温度センサと比較すると広範囲かつ高精度を実現している．また，電源電圧依存性は20℃で最大3.5℃/V であり，提案手法により微細プロセスにて高精度でありながらより低い電源電圧依存性を実現できる．
●受賞者： 潮田 裕也（北陸先端科学技術大学院大学）
発表研究会： DAシンポジウム2022，2022年9月2日
論文名： 最大安定集合問題に基づく断熱論理回路の回路規模縮小
著者名： 潮田 裕也，金子 峰雄 北陸先端科学技術大学院大学
断熱論理回路は，超低消費電力の半導体集積回路を実現する手段の1つである．本論文では，断熱論理回路の中でも比較的単純な構造で，優れた消費電力性能を持つTwo Level Adiabatic Logic (2LAL) の設計最適化について述べる．2LALは，信号のタイミング同期化のために多くのハードウェア（バッファ回路）が必要であり，実用上の課題になる．本論文では，完全パイプライン化された2LALにおいて，バッファ数を削減する「早期消去計算」技術に注目し，ハードウェア量削減を最大化する早期消去計算最適化のためのILP アプローチを提案する．まず，このハードウェア量削減の最大化問題を安定集合問題として定式化し，そのILP定式化を導出する．さらに，設計者に多様な設計オプションを提供するために，ILPに基づく最適化に消費電力の項を含めることで多目的最適化問題としてアプローチを拡張する．提案手法の優位性，および多目的最適化により得られるハードウェア量と消費電力の関係をISCAS-85ベンチマーク回路を用いて評価した結果を報告する．
令和4年度優秀論文賞受賞者 （DAシンポジウム2022での表彰式の紹介資料(PDF)）
●受賞者：田中 知成（高知工科大学）
発表研究会：第240回ARC・第198回SLDM・第59回EMB合同研究発表会（ETNET2022），2022年3月10日
論文名：仮想環境を用いたSRAM型FPGAにおけるソフトエラー評価手法
著者名：田中知成，廖望，橋本昌宜，密山幸男（高知工科大学）
Field Programmable Gate Array（FPGA）において回路構成情報を格納するConfiguration Random Access Memory（CRAM）は，Single Event Upset（SEU）の影響を受けやすいことが課題になっている．本論文では，SRAM型FPGAを用いた画像処理に基づく自動運転システムを対象に，CRAMのビットアップセットが自動運転システムに与える影響を評価することを目指す．従来の研究では，画像処理アプリケーションにおけるSingle Event Functional Interrupt（SEFI）は，FPGAの論理機能の故障としてのみ定義される．一方で，FPGAの論理機能の故障が自動運転システム全体に及ぼす影響についてまでは評価されていない．本研究では，自動運転システムにおけるSEFIのうち，自動運転ロボットの決められた道路範囲からの脱線を引き起こす重大なSEFIを深刻な誤動作として分類することを目指す．評価実験として，提案する評価環境を用いてフォールトインジェクションと中性子照射実験と行った．フォールトインジェクションの結果では，Design Under Test（DUT）を構成するコンフィギュレーションビットのうち，30.6％がビット反転によってSEFIを引き起こす可能性があることがわかった．また，これらのSEFIのうち33.0％は最終的に深刻な誤動作を引き起こした．中性子照射実験では，SEFIと深刻な誤動作のCross Section（CS）の測定を行った．中性子照射実験で得たCSは，フォールトインジェクションから推測されるCSと誤差範囲内で一致していることを確認した．このことから，提案する仮想環境を用いた評価手法の有用性を実証した．
●受賞者：白井 達彦（早稲田大学）
発表研究会：第239回ARC・第197回SLDM合同研究発表会，2022年1月24日
論文名：イジング計算機のためのマルチスピンフリップ法とその応用
著者名：白井達彦，戸川望（早稲田大学）
イジング計算機においてマルチスピンフリップを実装可能とするマージ手法を提案する．マージ手法は，イジング模型のハミルトニアン（エネルギー関数）を変形する手法である．変形されたハミルトニアンにおけるシングルスピンフリップは元のハミルトニアンにおけるマルチスピンフリップと等価になる．イジング計算機は，イジング模型の基底エネルギー解を効率よく探索する可能性を持つ非フォンノイマン型計算機である．組合せ最適化問題をイジング模型の基底エネルギー解を得る問題に変換することで，イジング計算機を用いて組合せ最適化問題を解法することができる．マージ手法をイジング計算機の動作原理に組み込んだハイブリットアルゴリズムを提案する．VLSI回路設計に応用のある組合せ最適化問題である二次ナップサック問題に提案アルゴリズムを適用し，残留エネルギーを平均して83％削減することに成功した．
●受賞者：松尾 亮祐（京都大学）
発表研究会：DAシンポジウム2021，2021年9月1日
論文名：BDDに基づく光論理回路における双対端子を利用した面積と電力の削減手法
著者名：松尾亮祐，湊真一（京都大学）
集積ナノフォトニクスに基づく光論理回路は非常に高速な動作を実現することができるために近年注目を集めている．光の高速性を活かした論理合成手法としてBDDに基づく手法が注目されているが，回路中に多数存在するスプリッタが原因で消費電力が非常に大きくなる課題がある．BDDに基づく光論理回路では双対な入力端子が余っている．この端子を活用してスプリッタを削減する手法を提案する．提案手法により，回路の遅延を増加させることなく，面積を削減しながら消費電力を大幅に削減できることを示す．ISCAS’85ベンチマーク回路にLUTベースのFPGAテクノロジーマッパーを適用して得られる10入力関数を用いた実験を行い，提案手法によりベストケースでは消費電力が2桁程度削減されることを示す．
令和3年度優秀論文賞受賞者
●受賞者：大島 國弘（京都大学）
発表研究会：DAシンポジウム2020，令和2年9月9日
論文名：n型有機薄膜トランジスタのバイアス・ストレス特性変動における物理メカニズムの実験的評価
著者名：大島國弘（京都大学），栗原一徳（AIST），辺松，佐藤高史（京都大学）
有機薄膜トランジスタ（OTFT）は，柔軟に曲がる回路や大面積回路を実現し得る特徴を有し，実用化が期待される．一方で，劣化による特性変動の低減と回路の長寿命化が求められる．特にn型OTFTの特性変動を抑え安定性を向上するためには，改善すべき課題の明確化が重要となる．本論文では，n型OTFTに関してバイアス・ストレス特性変動の成因を半導体層キャリア捕獲成分と絶縁膜キャリア捕獲成分とに分離する手法を提案し，測定したn型OTFT特性変動に適用して印加電圧と特性変動の関係を評価する．提案手法により，n型OTFTの半導体層と絶縁膜それぞれにおけるキャリア捕獲のゲート電圧依存性を実験的に示す．また，n型OTFTの安定性向上には，ストレス印加時間の削減やキャリア捕獲が起こりにくく化学的に安定な絶縁膜材料の利用が効果的と考えられることを示す．
●受賞者：記伊 智也（京都工芸繊維大学）
発表研究会：DAシンポジウム2020，令和2年9月9日
論文名：FDSOIプロセスにおけるガードゲート構造を用いたフリップフロップのソフトエラー耐性の実測評価
著者名：記伊智也，榎原光則，古田潤，小林和淑（京都工芸繊維大学）
集積回路の微細化に伴う信頼性低下の要因のひとつにソフトエラーがある．FDSOIプロセスにける耐ソフトエラーFFとしてスタック構造を用いたALLSTACKEDFFがあるが，一般的なDFF であるTGFFと比較して遅延時間が76%，面積が24%大きい．一方，C-elementと遅延素子を用いたガードゲート構造もソフトエラーに強靭である．本論文では，ガードゲート構造を用いたFFとしてFRADFFを提案し，評価する．FRADFFはALLSTACKEDFFに比べ遅延時間が39%，面積が10%小さい．65nmプロセスで試作したTGFF，ALLSTACKEDFF，ならびにFRADFFを対象に重イオン照射を用いてソフトエラー耐性を評価した．Kr照射による評価では，ALLSTACKEDFFで発生したエラーが最大1個であったのに対し，FRADFFはTGFFと比較してエラー率が1/3に低減されたものの，発生したエラーは最大で100個以上であった．すなわち，FRADFFはALLSTACKEDFFに比べて十分なソフトエラー耐性を持たないことが確認された．一方で，FRADFFのガードゲート構造に遅延素子を追加することで，ソフトエラー耐性を向上させることができる．
●受賞者：福嶋 泰優（慶應義塾大学）
発表研究会：第194回システムとLSIの設計技術研究発表会（ETNET2021），令和3年3月26日
論文名：PYNQクラスタ上でのResNetの並列実装
著者名：福嶋泰優，飯塚健介，天野英晴（慶應義塾大学）
深層学習アプリケーションの実装では，省電力性と柔軟性に優れるFPGAがよく用いられる．しかし，深層学習アプリケーションは計算量とパラメータ数が大きく，ハイエンドで高価なFPGAが必要となる傾向にある．特に畳み込みニューラルネットワークは計算量が膨大であり，その傾向がより顕著である．本研究室では，価格性能比に優れたZynqボードM-KUBOSにPYNQオープンソース・ソフトウェア・プラットフォームを導入し，低コストかつ高性能なGTHシリアルリンクにより接続することで構成されるPYNQクラスタの開発を進めている．本論文では，4枚のM-KUBOSボードの接続により形成したPYNQクラスタにResNet-18の推論アクセラレータを実装する手法を提案する．ResNet-18の各層の実行時間を求めた後，ボードごとの実行時間が可能な限り等しくなるよう4ボードに分割し，それぞれをパイプラインの1ステージとして並列処理する．本実装は，158 GOPSの性能，87.0 FPSのスループット，3.21 GOPS/Wの電力効率を実現し，対CPU実装比で1.16倍の性能ならびに6.55倍の電力効率を達成した．
●受賞者：難波 学之（関西学院大学）
発表研究会：第193回システムとLSIの設計技術研究発表会，令和3年1月26日
論文名：データ生成プログラムを利用したデータ構造の推定に基づく変異ベースファジング
著者名：難波学之，石浦菜岐佐（関西学院大学）
本論文では，ソフトウェアのセキュリティを対象とした変異ベースファジングの効率を向上させる一手法として，シードとなるデータを生成するプログラムを利用したデータ構造の推定手法を提案する．変異ベースファジングは汎用性の高いテスト手法であるが，有効なテストデータ生成のためには，テストデータの文法構造やテスト対象のプログラム情報を利用する必要がある．本手法では，バイナリデータを対象に，テストデータを生成できるプログラムを一つ選択し，そのプログラムの動作をデバッガで監視してデータを出力する関数の動的コールグラフを構築する．このコールグラフはそのデータの文法構造を表していると考えられ，これを利用してデータのチャンク単位での削除，交換，複写を変異として行う．本手法をRubyで実装し，ImageMagick 6.9.7-4のpngからbmpへの変換とffmpeg 3.2.3のwavからmp4への変換を対象に実験した結果，ランダムな変異を行う場合に比べて高い頻度でターゲットプログラムのエラーを引き起こすことに成功した．
●受賞者：辻川 敦也（日本大学）
発表研究会：第194回システムとLSIの設計技術研究発表会（ETNET2021），令和3年3月26日
論文名：レジスタ転送レベルにおけるアンチSATに基づく論理暗号化法
著者名：辻川敦也，細川利典（日本大学），吉村正義（京都産業大学）
集積回路の大規模化に伴い，VLSIを設計会社1社のみで設計することは難しく，IPベンダよりIPコアを購入し必要な部分のみを設計するのが一般的である．一方，IPコアは著作権侵害を容易に行えるという欠点を持つことから，論理暗号化を施す必要がある．しかしながら，従来の論理暗号化手法はSAT攻撃によって正しい鍵を容易に解読されてしまう．SAT攻撃に耐性のあるアンチSATに基づく論理暗号化法が提案されているものの，その方法をゲートレベルの論理回路に適用することは困難である．本論文では，レジスタ転送レベルにおいてアンチSATに基づく論理暗号化手法を提案する．
令和2年度優秀論文賞受賞者 （DAシンポジウム2020での表彰式の紹介資料(PDF)）
●受賞者：塩見 準（京都大学）
発表研究会：デザインガイア2019，令和元年11月14日
論文名：集積ナノフォトニクスに基づく近似並列乗算器を用いた低レイテンシ光ニューラルネットワーク
著者名：塩見準 (京都大学), 石原亨 (名古屋大学), 小野寺秀俊 (京都大学), 新家昭彦, 納富雅也 (NTT)
光ネットワーク上で、光信号のままニューラルネットワークを実現する光回路を提案する。
ニューラルネットワークで重要となる乗算は、光信号による実現に課題があった。
本論文では、対数量子化により乗算をビットシフトに置き換えることで、光による乗算を精度の大きな低下なく
光速度で効率良く実現する方法を提案する。
さらに、波長分割多重により重み係数毎に異なる波長を使用することで乗算器の共有を行い、
回路素子数を大幅に削減することに成功した。
●受賞者：天野 英晴（慶應義塾大学）
発表研究会：第188回システムとLSIの設計技術研究発表会，令和元年5月15日
論文名：ルネサスSOTB65nm用Through Chip Interface IPの実機評価
著者名：天野英晴, 茅島秀人, 四手井綱章, 小島拓也 (慶應義塾大学)
チップ間を誘導結合無線通信で接続するTCI (Thru-Chip Interface)のIPおよびTCI IPを組み込んだ
プロセッサ、アクセラレータのチップ試作結果を踏まえ、
TCI IPを含んだシステムの動作および性能検証に必要となるテスト回路を開発し、評価を行った。
テスト回路により、TCI IPが動作する送受信電圧、内部転送周波数、連続転送回数の実機評価に成功した。
さらに、評価結果の理由として、積層時のボンディング数制限による電源グリッドでの電圧降下の影響について
考察している。
●受賞者：米田 友洋（国立情報学研究所）
発表研究会：DAシンポジウム2019，令和元年8月30日
論文名：ポストレイアウトシミュレーションのためのSPFファイル縮小化に関する一考察
著者名： 米田友洋 (国立情報学研究所)
レイアウト後のチップレベルのSPICEシミュレーションの高速化、および、省メモリ化技術を提案した。
ユーザが観測したい信号線から外部入力まで回路を辿ることに加えて、分岐先の一部も考慮することで、
精度を防ぎながら商用寄生RC抽出ツールにより得られたSPF (Standard Parasitic Format)ファイル中の
不要な寄生RC素子の削減に成功した。
チップレベルのHSPICEシミュレーションで評価したところ、シミュレーション時間を30倍以上短縮でき、
使用メモリ量を約1/7に抑えることができた。
●受賞者：小高 孔頌（東京理科大学）
発表研究会：DAシンポジウム2019，令和元年8月29日
論文名：環境変動を打ち消し経年劣化の電圧依存性を観測するリングオシレータの提案
著者名：小高孔頌, 岸田亮 (東京理科大学), 小林和淑 (京都工芸繊維大学), 兵庫明 (東京理科大学)
バイアス温度不安定性(BTI)の電圧依存性の評価には、1000秒から数万秒の間、MOSFETに電圧ストレスを
与える必要があるが、その際、電源電圧や温度の変動などにより、測定値が影響を受ける問題がある。
この影響を除去するために、BTI発生型と抑制型のリングオシレータを同時に測定することで、
BTIの電圧依存性を評価する方法を提案し、測定結果を示した。
BTIをさらに抑制可能なリングオシレータを提案し、Vgsの低減に有効であることをシミュレーションにより示した。
令和元年度優秀論文賞受賞者 （DAシンポジウム2019での表彰式の紹介資料(PDF)）
●受賞者：塩見 準（京都大学）
発表研究会：第187回システムとLSIの設計技術研究発表会，平成31年3月18日
論文名：リアルタイム電圧最適化によるマルチタスク処理の消費エネルギー最小化
著者名：塩見準 (京都大学), 石原亨 (名古屋大学), 小野寺秀俊 (京都大学)
電源電圧(VDD)としきい値電圧(Vth)の動的制御は、プロセッサの消費エネルギーを削減する有効な手法の1つである。
本稿では、リアルタイム組み込みシステムの消費エネルギーを最小化する電圧制御手法を提案する。
プロセッサに与えられたデッドラインのもと、処理タスクに応じてプロセッサのVDD、Vthおよびタスクの実行時間を
リアルタイムに最適化することで、デッドラインを守りながらマルチタスク処理時に発生する消費エネルギーを
最小化する。
本稿では、プロセッサの活性化率がタスクに依存して変化する事実に注目し、タスクの実行サイクル数だけでなく
活性化率を考慮してタスクの実行時間を最適化することで、消費エネルギーを効果的に削減できることを示す。
タスクの活性化率を考慮しない従来のスケジューリング手法と比較して、平均24.3%消費エネルギーを削減できること
を示す。
●受賞者：門本 淳一郎（東京大学）
発表研究会：第185回システムとLSIの設計技術研究発表会，平成30年12月5日
論文名：水平方向チップ間ワイヤレスバスを用いた形状自在SiPの検討
著者名：門本淳一郎, 入江英嗣, 坂井修一 (東京大学)
横並びに集積された複数のチップを無線で接続するワイヤレスバスインタフェースを提案する。
チップ全面にまたがる大きなコイルと送受信回路を各チップに配置することで、水平方向の誘導結合を
介した複数チップ間通信を可能にする。
提案するチップ間通信技術と無線電力伝送技術を併用することで、チップ間やチップと基板間の有線接続が
取り除かれ、多様な形状の組み込みシステム実装を実現することができる。
●受賞者：小島 健太郎（京都工芸繊維大学）
発表研究会：DAシンポジウム2018，平成30年8月31日
論文名：デバイスシミュレーションを用いた65nm FDSOIデバイスの静特性の変化とソフトエラー耐性の評価
著者名：小島健太郎, 山田晃大, 古田潤, 小林和淑 (京都工芸繊維大学)
集積回路の微細化とともに信頼性の低下が問題となっており、放射線起因の一時故障であるソフトエラーの顕在化が
原因の1つとして考えられている。
ソフトエラー耐性の評価は、実測では多額の費用と時間がかかるためシミュレーションが重要視されている。
デバイスシミュレーションを用いて、65nm FDSOIデバイスのラッチにおいて、拡散層の不純物密度と積上層の厚さを
変更することで、静特性とソフトエラー耐性の変化を評価する。
拡散層の不純物密度が高くなるほどソフトエラー耐性は向上する。
積上層はシリサイドとシリコンから構成されている。
積上層のシリサイドは厚さに関係なく、その有無でソフトエラー耐性が向上し、シリコンは薄いほどエラー耐性が
向上する。
これらのパラメータは、静特性以上にソフトエラー耐性に変化を与えることが判明した。
平成30年度優秀論文賞受賞者 （DAシンポジウム2018での表彰式の紹介資料(PDF)）
●受賞者： 塩見 準 (京都大学)
発表研究会： DAシンポジウム2017，平成29年8月31日
論文名： アクセス頻度に応じた電圧調節によるオンチップメモリの消費エネルギー最小化
著者名：塩見準，石原亨，小野寺秀俊（京都大学）
オンチップメモリは近年の情報通信技術を支えるマイクロプロセッサのエネルギー効率に大きな影響を与える構成要素である．本稿では，65-nm FD-SOIプロセスで製造され，オンチップメモリとしてStandard-Cell based Memory(SCM)を搭載した組み込みプロセッサの測定結果に関して述べる．はじめに，プロセッサの電源電圧とバックゲート電圧を同時に調節することで，動作速度を損なうことなく消費エネルギーを最小化することが可能であることを述べる．次に，オンチップメモリのアクセス頻度に応じて消費エネルギーを最小にする電源電圧とバックゲート電圧の組が変化することを実測に基づき示す．最後に，SCMのアクセス頻度に応じて電圧調節を行うことで，プロセッサに一定値の電源電圧とバックゲート電圧を与える既存手法と比較しSCMの消費エネルギーを最大24%削減可能であることを示す．
●受賞者：松本 大輝 （早稲田大学）
発表研究会： 第181回システムとLSIの設計技術研究会，平成29年11月7日
論文名： 多数決関数を用いた並列プレフィックス加算器の実現と最適化
著者名： 松本大輝，柳澤政生，木村晋二 （早稲田大学）
近年のFPGAやポストCMOSデバイスでは、3入力の多数決演算を効率よく実現でき、3入力の多数決演算に基づく回路構成法が盛んに研究されている。これまで加算器等で素子削減が報告されていたが、具体的な構成法は示されていなかった。ここでは、プレフィックスグラフで表された加算回路を多数決演算でシステマティックに実現する手法と、桁上げ生成の性質を用いた多数決素子数削減手法を示している。提案削減手法で、プレフィックスグラフをシステマティックに実現する場合と比較して素子数および電力遅延積の削減を達成した。
●受賞者： 粟野 皓光 （東京大学）
発表研究会： DAシンポジウム2017，平成29年8月31日
論文名： チャレンジヒステリシス特性を有するPUFの設計とシミュレーションに基づく性能評価
著者名： 粟野皓光 (東京大学)，佐藤高史 (京都大学)
チャレンジヒステリシス特性を有するPUFの設計コンセプトを提案する。提案PUFは格子状に配置された小型のArbiter-PUFと、各Arbiter-PUFのレスポンスを記憶する1-bitの記憶素子から構成される。Arbiter-PUFは自身に隣接するArbiter-PUFのレスポンスをチャレンジとして受け取り、新たなレスポンスを生成する。得られたレスポンスは、隣接するArbiter-PUFに再帰的に入力され、カオティックな状態遷移を実現する。また、提案PUFは再帰結合によって過去のチャレンジ入力系列を記憶できるため、同一のチャレンジを与えても、その入力順序によって異なる応答を示す。シミュレーション実験の結果、理想に近い50.1%のチップ間、チャレンジ間ハミング距離を達成できることを示した。
●受賞者：戸田 賢二 （産業技術総合研究所）
発表研究会： 第183回システムとLSIの設計技術研究会，平成30年3月8日
論文名： 装着型セキュリティ強化装置の開発
著者名： 戸田賢二，古原和邦，坂根広史（産業技術総合研究所）
PCやサーバなどの情報機器のセキュリティを強化するための装置の開発を行っている。後付けで、マザーボードと周辺機器の間に本装置を装着することで、指定したファイルやディスク領域の情報の読出しや書込みを検出し制御するなどのアクセス制御ができるものである。本装置はFPGAをベースとしており、中継可能なIOインタフェースは、SATA、USB、DVI、LANである。ユーザは、本装置が直接ディスプレイに出力した情報に基づき、キーボードやマウスを操作して安全に本装置の操作を行うことができる。本稿では、これらの機能を述べその活用方法について考察する。
平成29年度優秀論文賞受賞者 （DAシンポジウム2017での表彰式の紹介資料(PDF)）
●受賞者： 辺 松 (京都大学)
発表研究会： DAシンポジウム2016，平成28年9月14日
論文名： 機械学習による経年劣化タイミング解析手法
著者名：辺松，新谷道広，廣本正之，佐藤高史（京都大学）
本論文は，負バイアス温度不安定性(NBTI)に起因する回路の劣化後遅延を機械学習を用いることで高精度に推定可能なタイミング解析手法を提案している．数値実験の結果，SPICEによるタイミング解析と比べて誤差3.42%以内で経年劣化後の遅延を推定できることを示した．
●受賞者：河塚 信吾（徳島大）
発表研究会： 第177回システムとLSIの設計技術研究会，平成28年11月30日
論文名： 微小遅延故障テストのためのTDC組込み型スキャンFFの設計について
著者名： 河塚信吾，四柳浩之，橋爪正樹（徳島大）
本論文は，微小遅延故障テストのため，TDC(Time-to-Digital Converter) を組み込んだスキャンFFの設計している．この組み込みのために，従来のTDC回路に対し，面積削減を行なっている．そして，シミュレーションの結果，タイミング余裕の観測を183psの分解能で行なうことが可能であることを確認した．
●受賞者： Fakir Sharif Hossain （NAIST）
発表研究会： 第177回システムとLSIの設計技術研究会，平成28年11月30日
論文名： A Golden-IC Free Clock Tree Driven Authentication Approach for Hardware Trojan Detection
著者名： Fakir Sharif Hossain, Tomokazu Yoneda, Michiko Inoue（NAIST）, Alex Orailoglu（UCSD）
本論文は，Hardware Trojanを検出するために，EPA(Equal-Power self-Authentication)と呼ばれる手法を提案している．この手法では，golden-ICを利用すること無しに，detection sensitivityを拡大する．また，クロック木を考慮したクロックゲーティングを利用することにより，Equal-power Pattern対を十分な数保有する部分回路を決定する．実験により，回路面積の0.023%をしめるTrojan回路を検出することを確認した．
●受賞者：増田 豊（大阪大学）
発表研究会： DAシンポジウム2016，平成28年9月14日
論文名： 低電圧・長寿命動作に向けたクリティカルパス・アイソレーション手法
著者名： 増田豊，尾上孝雄，橋本昌宜(大阪大学)
本論文は，低電圧・長寿命動作に向けたクリティカル・アイソレーション手法を提案している．クリティカル・アイソレーション手法とは，本質的なクリティカルパス以外にスラックを与えて遅延故障発生率を削減する手法である．提案手法では，整数線形計画法を利用し，ゲートの故障率の総和を最大限削減するFF組を選択している．実験の結果，面積オーバヘッドが1.4%の下で，Vddの25%削減効果を確認した．
平成28年度優秀論文賞受賞者 （DAシンポジウム2016での表彰式の紹介資料(PDF)）
●受賞者： 石原 亨 (京都大学)
発表研究会： 第175回システムとLSIの設計技術研究会，平成28年3月25日
論文名： CMOS LSIにおけるエネルギー最小点追跡のための電源電圧としきい値電圧の動的調節指針
著者名： 竹下 俊宏，塩見 準，石原 亨，小野寺 秀俊 (京都大):
電源電圧としきい値電圧を同時に調節することにより集積回路のエネルギー消費を大幅に削減することができる．MOS トランジスタのしきい値電圧はバックゲート電圧を変更することにより動的に調節可能である．マイクロプロセッサなどの集積回路のエネルギー消費を最小化する電源電圧としきい値電圧は，1） 回路に対する要求性能，2） 回路の活性化率，3） 回路の動作温度，に強く依存するため，エネルギー消費を常に最小に保つためには上記 3 つの条件の違いに合わせて電源電圧とバックゲート電圧を適切に調節することが重要である．本稿では，要求性能に合わせて CMOS LSI 回路のエネルギー消費を常に最小点に保つための電源電圧としきい値電圧の動的調節指針を提案する．プロセッサのクリティカルパスを模擬したインバータチェーン回路を用いて上記の指針を検証する．本論文は，CMOS LSI回路における電圧調整の指針を与える価値の高い論文である
●受賞者：大屋 優 （早稲田大学）
発表研究会： 第173回システムとLSIの設計技術研究会，平成27年12月3日
論文名： ゲートレベルネットリストの脆弱性を表現する指標
著者名： 大屋 優，史 又華(早稲田大)，山下 哲孝，岡村 利彦，角尾 幸保(NEC)，柳澤 政生，戸川 望(早稲田大)
近年チップの製造をサードパーテイに外注するようになり，ハードウェアトロイが挿入される可能性が高まってきた．本稿では，ゲートレベルネットリストの脆弱性を表現する指標として HT rank を提案する．HT rank はシミュレーションツールを使わずに，トロイネットの特徴に基づいて計算される．HT rank は全ての Trust-HUB，ISCAS85，ISCAS89，ITC99 のゲートレベルネットリストに加え，いくつかの OpenCores ゲートレベルネットリスト，そしてハードウェアトロイの挿入されている AES と挿入されていない AES に対して，ハードウェアトロイの有無を分類することに成功した．提案手法にかかる時間はネットリストの大きさに依存し，数秒から一日程度である．本論文は，ハードウェアセキュリティにおける脆弱性を評価する指針を与える価値の高い論文である．
●受賞者： 岸田 亮 （京都工芸繊維大学）
発表研究会： DAシンポジウム2015，平成27年8月26日
論文名： 65nmバルクおよびSOTBプロセスでのアンテナ比による製造時劣化の測定と評価
著者名： 岸田 亮, 小林和淑(京都工繊大)
集積回路の配線加工工程で避けられない問題としてアンテナダメージがあるため，設計ルールで定められたアンテナ比の上限を守らなければならない．しかし，大規模な回路を設計するときは困難である．アンテナダメージを評価するため，アンテナ比を変えたリングオシレータの初期発振周波数がどのように変動するかを測定する．65 nm プロセスで試作して測定した結果，ルール上限値までは周波数の変動はなく，上限値以上からはアンテナ比増加に従って周波数が減少した．上限値の倍におけるアンテナ比での周波数は 2.2% 減少する．この結果は通常のバルクと 10 nm の薄い埋め込み酸化膜を持つ SOTB (Silicon On Thin BOX) で同じ傾向である．本論文は，集積回路の製造時劣化に対する知見を提供する価値の高い論文である．
●受賞者：古城 辰朗（早稲田大学）
発表研究会： DAシンポジウム2015，平成27年8月26日
論文名： クラスタリングによる書き込みビット数削減と誤り訂正を実現する不揮発メモリを対象とした符号の構成手法
著者名： 古城 辰朗，多和田 雅師，柳澤 政生，戸川 望(早稲田大)
デバイスの微細化によって不揮発メモリに保存されている値が破壊されるリスクが増大する．メモリの値を破壊から守る手法として誤り訂正符号を利用してメモリを構成することが挙げられる．誤り訂正符号を用いたメモリでは符号語を書き込む際に反転するビット数が多いため，書き込みエネルギーが大きくなるという欠点があり，加えて，不揮発メモリの書き込みエネルギーは通常のメモリの 10 倍以上大きい．そのため，誤り訂正符号を用いて不揮発メモリを構成した場合，書き込むビット数を削減することが強く要求される．本稿では，誤り訂正符号の符号語をクラスタリングし，各クラスタに値を割り当てることで，書き込みビット数削減と誤り訂正を実現する符号を構成する．このような符号を構成するために効果的なクラスタリング手法を提案する．実験結果より，提案アルゴリズムで生成した符号を利用してメモリを構成した時，アプリケーションに対して書き込みビット数を最大 28.2%削減した．本論文は，不揮発メモリにおける消費エネルギー最小化に対する指針を与える価値の高い論文である．
平成27年度優秀論文賞受賞者 （DAシンポジウム2015での表彰式の紹介資料(PDF)）
●受賞者： Ahmed Awad (東京工業大学)
発表研究会： DA シンポジウム2014，平成26 年8 月29 日
論文名： Mask Optimization With Minimal Number of Convolutions Using Intensity
Difference Map
著者名： Ahmed Awad, Atsushi Takahashi （Tokyo Institute of Technology）, Satoshi
Tanaka, Chikaaki Kodama（Toshiba）
193nm の波長を超えた微細加工寸法の継続的な縮小に伴い、パターンの忠実さやプロセスばらつきに対するロバスト性を向上するために、より計算量を要するアルゴリズムが光近接効果補正（OPC:
Optical Proximity Correction）のために開発されている。リソグラフィのシミュレーション時間や像の精度はカーネル数に比例しており、OPC
の各イタレーションのためのインテンシティマップを生成するためにマスクはカーネルによって叩き込まれる。典型的には、インテンシティマップの精度と計算時間の間にトレードオフの関係があり、計算時間は一つのカーネルのみを用いることによって最小化される。それにもかかわらず、各ピクセルのインテンシティは実際の値よりも小さくなる傾向にあり、精度が十分ではない。しかしながら、緩和されたエッジ配置エラー条件で、マスクが少々変更されたとしても、ピクセルインテンシティのエラーはあまり変わらないことが分かった。それゆえに、本論文では、この知見を採用し、一つのカーネルの場合と複数のカーネルの場合の間の差分を持つインテンシティ差分マップを作成することにより、インテンシティエラーを緩和した。実験により、提案アルゴリズムが短い計算時間で複数のカーネルを用いた場合とほぼ同等のマスクを得ることができることが分かった。本論文は、マスク作成技術に大きな指針を与える価値の高い論文である。
●受賞者： 佐川 善彦（京都大学）
発表研究会： 第166 回システムとLSI の設計技術研究会，平成26 年5 月29 日
論文名： 低電圧起動回路を用いた省電力チップ間非接触通信回路
著者名： 佐川 善彦、廣本 正之、佐藤 高史（京都大）、越智 裕之（立命館大）
電力制約が大きい恒久保存チップ間の非接触通信の課題として,通信距離の短さ挙げられる。そこで比較的長距離
の通信距離が得られる手法として電磁波を用いた手法が注目されているが、他の手法に比べ消費電力が比較的大きくなる問題がある。例としてインバータを用いた増幅回路は簡単な回路で設計が可能であるが、常に動作点バイアスを保持しなければならず、貫通電流が常に流れることで消費電力が大きくなる問題がある。そこで本研究では、通信必要時にのみ動作点バイアスを生成するプリチャージ機構を持つ受信回路とそのプリチャージ信号を生成する起動回路を提案する。シミュレーションにおいて
1mm の通信距離を確認し,プリチャージ機構を持たない非接触通信回路の平均消費電力を、通信時には約 2 分の 1、待機時には 4 桁削減できることを示した。本論文は、恒久保存チップ技術に大きな指針を与える価値の高い論文である。
●受賞者： 田村 直之（神戸大学）
発表研究会： DA シンポジウム2014，平成26 年8 月29 日
論文名： SAT 型制約ソルバーを用いたナンバーリンクの解法
著者名： 田村 直之、宋 剛秀、番原 睦則（神戸大）、鍋島 英知（山梨大）
制約充足問題 (CSP) は与えられた制約を満たす解を探索する問題であり、多くの組合せ問題は CSP として定式化できる。SAT 型制約ソルバーは、CSP
を命題論理の充足可能性判定問題 (SAT) に符号化し、SAT ソルバーを用いて探索することにより、CSP の解を求めるプログラムである。ここでは、国際的な競技会で優秀な成績を収めている制約ソルバー
Sugar および SAT ソルバー GlueMiniSat を用い、SAT 型制約ソルバーでナンバーリンク問題の高速な求解が可能であることを示す。また、制約記述には
Scala 上の制約プログラミングシステムであるCoprisを用いる。これにより、提案するシステムは高い拡張性も実現している。本論文は、ナンバーリンクを題材として、SAT型制約ソルバーの有効性を示すものであり、価値の高い論文である。
●受賞者： 藤田 昌宏（東京大学）
発表研究会： 第168 回システムとLSI の設計技術研究会，平成26 年11 月27 日
論文名： 複数故障モデルに対する多重故障テストパタン生成
著者名： 藤田 昌宏（東京大学）、ミシュチェンコ アラン（カリフォルニア大学バークレー校）
縮退故障やトグル故障など、複数の故障モデルに対して、冗長故障を除く全ての多重故障を検出するテストパタン生成手法の提案とそれをISCAS89 ベンチマーク回路に適用した初期結果について報告する。縮退故障などの標準的な故障だけでなく、故障の結果実現される論理関数を定義することで、機能故障などユーザ自身が定義した故障に対しでも、多重故障に対するテストパタンを生成することができる。十分な時間が与えられれば、提案手法により、標準故障やカスタム故障を白由に組合せた多重故障に対する完全なテストパタンを生成することができる。多重故障の組合せは回路規模に対して指数的に増大するが、インクリメンタルな
SAT （論埋式充足可能性判定） 問題として定式化し、テストパタンを1 つずつ順次生成することができる。つまり、必要なテストパタン数が膨大にならない限り、提案手法が完全なテストパタンを生成できる。提案手法を実装し、ISCAS89
ベンチマーク回路で実験を行った。これまでの結果では、完全なテストに必要なテストパタン数が単一故障と比較しでもそれほど大きくならず、最大数万ゲート規模の回路に対して、種々の故障モデル下の多重故障に対する完全なテストパタンが生成できている。また提案手法ではユーザ定義のカスタムな故障モデルでは任意の機能故障が扱えるため、論理合成における回路最適化にも応用することができる。本研究は、多重故障モデルに基づくテスト生成の可能性を示すものであり、価値の高い論文である。
平成26年度優秀論文賞受賞者 （DAシンポジウム2014での表彰式の紹介資料(PDF)）
●受賞者： 木村晋二（早稲田大）
発表研究会：DAシンポジウム2013，平成25年8月21日（水）
論文名： FPGA における乗算回路の低電力メモリベース設計
著者名： 木村晋二、樺沢皓介（早大）、浜口清治（島根大）、松永多苗子（九産大）、杉林直彦（NEC）
近年のプロセスの微細化に伴い、FPGAの内部に多くの組込みメモリが搭載されるようになった。このため、演算回路の実現にLogic Element
(Advanced Logic Module)だけでなくメモリを使用することも可能となった。メモリを用いることで、Logic Elementの出力のトグルを削減することが可能で、動的電力の削減に貢献できる可能性がある。本論文では、乗算器に対する低電力メモリベース設計手法を提案した。単純なメモリベース実現では、演算機の入力数に対して指数的なメモリ容量となるので、メモリ量の削減手法が重要である。本論文では、メモリ分割法と入力分割手法を用いた電力削減を提案した。
●受賞者： 中武繁寿（北九州市立大）
発表研究会： 第162回システムLSI設計技術研究会，平成25年10月8日（火）
論文名： 多段階チャネル長分解型䛾プログラマブル遅延素子を伴う遅延同期回路
著者名： 張 宇・李 明玉・董 青・中武繁寿(北九州市大)・楊 波(設計アルゴリズム研)
遅延可変素子は、様々な種類の高速集積回路において主に遅延補正やスキュー調整などの目的に利用されている。この論文では、多段階のプログラマブル遅延素子(Programmable
Delay Element, PDE)を用いた遅延同期回路(Delay Locked Loop, DLL)を提案した。PDEはチャネル長分割(L-decomposed)されたトランジスタを利用し、
遅延調整する。ディジタル入力コードにより、分割トランジスタの組合せを制御し、チャネル長の変化させ、効果的に遅延を変化させることができる。提案した
DLL は、異なる製造プロセスへ移行の観点で優れている。また、多段階のチャネル長分割 PDF が線形性と広いロックレンジを有することを示した。
●受賞者： 松永裕介（九州大）
発表研究会： DAシンポジウム2013，平成25年8月22日（木）
論文名： 完全ハッシュ関数のハードウェア向け実装について
著者名： 松永裕介（九州大）
与えられたデータの集合に対して重複しないインデックスを返す関数を完全ハッシュ関数と呼ぶ。本論文では、ハードウェア実装に適した完全ハッシュ関数の構成法を提案した。ランダムに生成されたデータ群、および、東京証券取引所で用いられている証券コードから生成されたデータ群を用いて、実験を行った。実験により、キー集合を区別できる入力変数の部分集合を用いたヒューリスティックが有効であることが分かった。
●受賞者： 松村哲哉（日本大）
発表研究会： 第162回システムLSI設計技術研究会，平成25年10月7日（月）
論文名： メモリをベースにした省電力MCU内蔵フィールドプログラマブルデバイス
著者名： 松村哲哉（日大）・川村嘉郁（ルネサス エレクトロニクス）・岡田尚也（金沢大）・有本和民（岡山県立大）・牧野博之（阪工大）・松田吉雄（金沢大）
メモリをベースにしたフィールドプログラマブルシーケンサ&メモリ(FPSM)のアーキテクチャが報告されている。FPSMは内蔵メモリとして動作するだけでなく自律的な状態遷移制御をCPUと独立して実行することができ、MCU内蔵のフィールドプログラマブル周辺機能を実現する。本論文ではFPSMの具体的な構成について提案し、各周辺機能のシミュレーションによる動作検証とFPGAボード上での実装評価結果について報告した。FPGAボードは最大50MHzで動作し、タイマー、シフター、シリアルIO、FIFO、およびPulse
Width Modulation (PWM) 等の基本的な周辺回路機能の動作がFPGA実装評価により確認された。
平成25年度優秀論文賞受賞者 （DAシンポジウム2013での表彰式の紹介資料(PDF)）
●受賞者： 石原 亨 (京都大学)
発表研究会： DAシンポジウム2012，平成24年8月30日
論文名： 低電圧動作に適したセルライブラリのゲート幅決定法とその評価
著者名： 近藤正大、石原亨 (京大)、小野寺秀俊 （京大/JST）
本論文は、スタンダードセルのゲート幅を低電圧動作に最適化しエネルギーあたりの性能を最大化することを目的とし、まず、特定の動作電圧に特化したゲート幅の最適化手法を提案し、次にED^x積を目的関数とし低電圧動作に最適化したゲート幅を持つライブラリを構成、同様の手法で通常電圧に最適化したライブラリとの比較結果を示している。ISCAS85ベンチマーク回路を用い論理合成した結果により、特定の電圧に特化したライブラリの有効性を示した。
●受賞者： Islam A. K. M Mahfuzul (京都大学)
発表研究会： DAシンポジウム2012，平成24年8月29日
論文名： 完全ディジタル型のP/Nばらつきの自律補償回路
著者名： Islam A. K. M Mahfuzul、釜江典裕、石原亨 (京大)、小野寺秀俊 （京大/JST）
本論文は、ディジタル型のpMOSFETとnMOSFETの特性ばらつきモニタを提案する。pMOSFETとnMOSFETのそれぞれのばらつきとを基板バイアスにより自律的に補償する。提案回路を65nmプロセスにて実装し、複数のコーナチップにおける実測から回路の有効性を確認した。実測より、pMOSFETとnMOSFETの独立な制御と0.7V動作にて50%以上の動作速度補償を確認した。従来のクリティカルパスによる補償方式に比べて、リーク電流のオーバヘッドを2.6倍削減できた。
●受賞者： 松永 裕介 （九州大学）
発表研究会： 第158回システムLSI設計技術研究会，平成24年11月27日
論文名： DAGパタンを効率よく共有するためのデータ構造の提案
著者名： 松永裕介 （九大）
論理合成処理のテクノロジマッピングやローカルリライティングではサイズの小さな多数のパタンを用いているメモリの使用を効率化するために、複数のパタン中の同形の部分グラフを共有しているが、それでも多くのメモリ領域を必要とする場合が多い。そこで、本論文では枝に入力変数の反転と置換を行なう
NP 変換の属性を付加することでより多くの部分グラフ共有可能とするデータ構造について提案を行った。
●受賞者： 岡田 慎吾 (静岡大学)
発表研究会：第158回システムLSI設計技術研究会，平成24年11月28日
論文名： 電源分配回路網の非構造メッシュ化と局所陰的LIMによる高速過渡解析
著者名： 岡田慎吾、關根惟敏、浅井秀樹 （静岡大）
本論文では、三角メッシュによって離散化されたプリント基板の電源・グランドプレーンを高速に過渡解析するための、局所陰的 LIM (LILIM:Locally
Implicit Laljency Insertion Method) について述べている。初めに，三角メッシュを基にしたモデリング手法についての概説とメッシュでモデル化された電源分配網の解析における従来の
LIM の問題点について述べ、次に、その問題を解決するために三角メッシュを基にしたモデリング手法と局所的陰解法を組み合わせた LILIM の定式化を説明する。最後にLILIM
を用いた電源分配網解析のシミュレーションを行い、その結果からLILIM が電源分配網の解析を高速に行えることを示した。
平成24年度優秀論文賞受賞者 （DAシンポジウム2012での表彰式の紹介資料(PDF)）
●受賞者： 村谷恵介 (富士通) 発表研究会： DAシンポジウム2011，平成23年8月31日 論文名： 大規模キャッシュメモリに適用したRAM専用電源の歩留まりに対する効果について 著者名： 村谷恵介、伊藤学、村田誠治、本田聡史、中台裕志 （富士通） 近年のマイクロプロセッサやSoCは、半導体テクノロジの微細化によって、い くつものCPUと大規模なキャッシュメモリが搭載可能となっている。キャッシュ メモリの階層構造も増えてきており、CPUコア外にも専用キャッシュメモリを設 けられるようになってきた。今後、これらのキャッシュメモリは、微細化しつつ 容量を増していくが、プロセス変動を考慮したメモリセルの設計はだんだんと困 難になりつつある。本研究では、困難になりつつあるメモリセル設計への対応策 として、メモリセル領域にRAM専用電源を導入したSRAMマクロを開発し、大量に 製造したときに、専用電源の昇圧が歩留まりに与える効果を確認した。 ●受賞者： David Thach (富士通研究所) 発表研究会： DAシンポジウム2011，平成23年9月1日 論文名： Fast Cycle Estimation Methodology for Instruction-Level Emulator 著者名： David Thach、池敦、田宮豊、桑村慎哉 （富士通研） This paper proposes a cycle estimation methodology for fast instruction-level CPU emulation. This methodology suggests performing static pipeline scheduling prior to execution using assumptions on the CPU state as this limits the amount of additional code executed by the host and keeps impact on emulation speed very small. Also, the methodology employs run-time adaption technique to refine the results obtained via static scheduling. The methodology is implemented on QEMU and the efficiency of this emulation speed/cycle accuracy trade-off via comparison with a physical ARM CPU is shown. ●受賞者： 中原啓貴 （鹿児島大学） 発表研究会： 第154回SLDM研究会，平成24年1月25日 論文名： 分割MTMDDs for CFマシンについて 著者名： 中原啓貴（鹿児島大）、笹尾勤、松浦宗寛（九州工大） 本研究では，分割MTMDDs for CFを模擬するマシンについて述べている。まず、 分割MTMDDs for CFについて述べ、分割MTMDDs for CFを評価する命令セットにつ いて述べている。次に、分割MTMDDs for CFを模擬するマシンについて述べてい る。MCNCベンチマーク関数を用いて他のプロセッサと比較を行った結果、多出力 論理関数の評価に関してFPGA上に実現した分割MTMDDs for CFマシンはNios IIよ り13.12倍高速であったことを確認している。また、Atom上のソフトウェアより 1.91倍高速であった。消費電力遅延時間積に関して、分割MTMDDs for CFマシン はNios IIより66.84倍小さく、Atomより18.66倍小さいことを確認した。 ●受賞者： 吉田浩章 (東京大学、2012年4月より米国富士通研究所) 発表研究会： 第151回SLDM研究会，平成23年7月2日 論文名： インクリメンタル高位合成に向けた設計記述間差分の計算手法 著者名： 吉田浩章、藤田昌宏（東大） ASICの開発コスト増大と開発期間短縮に伴い、設計後の修正を行う Engineering Change (EC) 手法の重要性が増している。また一方で、ASIC設計の 生産性向上を目的として高位合成を利用した設計手法の導入が進んでいる。高位 合成の普及とともに、従来のゲートレベルのEC手法でなく高位設計におけるEC手 法の重要性が高まり、近年ではインクリメンタルな高位合成手法が提案されてい る。本研究では、インクリメンタルな高位合成において設計記述間の最小差分を 持てる手法を提案している。内部表現の文字列表現の間の差分を求めることによ り効率的に設計記述間の差分を求めることができる。評価実験を通して手法の有 効性を確認した。
平成23年度優秀論文賞受賞者 （DAシンポジウム2011での表彰式の紹介資料(PDF)）
●受賞者：吉田浩章 (東京大学) 発表研究会：DAシンポジウム2010，平成22年9月2日 論文名：製造後機能修正可能な高電力効率アクセラレータの高位設計手法 著者名：吉田浩章、藤田昌宏 (東大) チップ製造後に機能修正可能な高電力効率なアクセラレータ，およびコンパイ ル手法を提案した。先端SoCには多数のアクセラレータが搭載されているが，仕 様変更や設計誤りに対処するため，製造後に機能修正可能なアクセラレータが注 目されている。従来の機能修正可能なアクセラレータでは，制御回路をメモリで 実現していたため，電力効率が悪いという問題点があった。提案手法では，制御 回路の大部分を結線論理で実現し，部分的にメモリを利用する。評価結果から， 制御回路をメモリで実現する場合と比べて，消費電力を83%削減できることを確 認した。 ●受賞者：古田潤 (京都大学) 発表研究会：DAシンポジウム2010，平成22年9月3日 論文名：バッファチェインにおけるパルス幅縮小現象を利用したSETパルス幅測定回路 著者名：古田潤 (京大)、小林和淑 (京都工繊大)、小野寺秀俊 (京大) 組み合わせ回路に粒子線が衝突した際に発生する一過性パルス(SET（Single Event Transient)パルス）の長さを高精度で測定する回路を提案した。従来回路 では，分解能が数十psと大きいなどの問題点があった。提案回路は，シフトレジ スタとバッファチェインを組合せた構造を持ち，パルス幅縮小現象を利用するこ とで，SETパルス幅を高分解能で測定する。提案回路を65nmプロセスで試作・測 定した結果，分解能が0.43psであることを確認し，さらに粒子線を試作チップに 照射する実験により，1GHz動作の場合にSETパルスへの対策が必要となることを 明らかにした。 ●受賞者：森本和志 (関西学院大学，2011年4月より株式会社野村総合研究所) 発表研究会：第148回SLDM研究会，平成23年1月17日 論文名：プログラム併合によるコンパイラのリグレッションテストの高速化 著者名：森本和志、石浦菜岐佐 (関西学院大)、内山裕貴 (ケイ・オプティコム)、引地信之((株)SRA) コンパイラのテストを高速化する手法を提案した。コンパイラの開発段階では， 機能追加や不具合修正に伴い，多数のテストプログラムを頻繁に実行する必要が あり，テストに時間がかかる問題があった。提案手法では，複数のテストプログ ラムを併合することで，ファイルのオープン・クローズの回数を削減し，テスト 実行時間を短縮する。テストプログラムの併合を自動化するスクリプトを開発し， 評価実験を行った結果，約9000ファイルのテストプログラムを117ファイルに併 合し，テスト実行時間を，Cygwinで平均1/44.2，Ubuntuで平均1/7.7に削減でき ることがわかった。 ●受賞者：和泉慎太郎 (神戸大学) 発表研究会：第146回SLDM研究会，平成22年10月6日 論文名：ネットワーク型マイクロホンアレイ間のデータ集約による音声信号ビームフォーミング 著者名：和泉慎太郎、野口紘希、高木智也、久賀田耕史、祖田心平、吉本雅彦、川口博 (神戸大) マイクアレイの電力消費，データ伝送量を削減するためのネットワーク型マイ クアレイシステムを提案した。マイクの存在を意識せずに使用できる音声インター フェース実現には大規模なマイクアレイが有効だが，大規模化に伴い，消費電力 やコストが増大する問題がある。大規模なマイクアレイを，16個のマイクからな るサブアレイ単位で分割し，発話検知，ビームフォーミング等を分散処理するこ とで，電力消費，データ伝送量を削減する方法を提案した。FPGAボードを使用し てシステムを開発し，3個のサブアレイを使用した実証実験により，正しく動作 することを確認した。
平成22年度優秀論文賞受賞者 （DAシンポジウム2010での表彰式の紹介資料(PDF)）
●受賞者：橋本昌宜 (大阪大学)
発表研究会： DAシンポジウム2009，平成21年8月26日
論文名： 電源ノイズや製造ばらつきによるクロックジッタ・スキューを考慮した統計的タイミング解析 著者名： 橋本昌宜、榎並孝司、新開健一、二宮進有、阿部慎也（阪大） 製造ばらつきと、電源ノイズによる遅延変動を考慮した統計的タイミング解析手法を提案 した。提案手法では、連続するクロック間のノイズ相関を適切にモデル化するとともに、 スラック計算で発生する構造相関の問題に対処するため、各クロックドライバに個別の 確率変数を割り当てることで、クロックスキューの見積もりの精度を大幅に改善すること が可能になる。提案手法を90nmプロセスで設計された実品種のプロセッサに適用した結果、 動的な遅延変動によりセットアップが500ps以上も減少し、ホールドスラックが16.4ps減少 することを確認した。 ●受賞者：吉田浩章 (東京大学) 発表研究会： 第142回SLDM研究会，平成21年12月4日 論文名： 設計固有セルライブラリの自動生成手法 著者名： 吉田浩章・藤田昌宏（東大） 高性能ASIC設計を対象として、特定の設計に最適化された論理関数や駆動能力を持つセル ライブラリを自動生成する手法を開発した。理想的には、各論理ゲートに対してトランジ スタレベルの最適化を行うことが可能だが、セル数が現実的な範囲に収まらない。提案手法 は、まずセル数に制約がないものとして最適化を行い、次に設計制約を満たす範囲でセル数 の最小化を行うという２段階からなる。評価結果から、面積最小回路同士の比較では面積が 27.3％改善し、遅延最小回路同士の比較では遅延が22.4％改善することを確認した。 ●受賞者： 伊達貴徳 （東京工業大学，2010年4月より沖電気工業） 発表研究会： 第142回SLDM研究会，平成21年12月3日 論文名： 重点的サンプリングにおける平均値移動量の決定手法とそのSRAM歩留り解析への適用 著者名： 伊達貴徳（東工大），萩原汐（東工大），益一哉（東工大），佐藤高史（京大） トランジスタの製造ばらつきのもとでのSRAM回路の歩留まり解析を、効率的かつ安定に行う 方法を提案した。従来のモンテカルロ法では、歩留まり解析のような生起確率の低い事象に 対して精度を得るには、多大な計算時間を必要とする問題があった。提案手法は、重点的 サンプリングに基づく手法を拡張し、不良領域の事前知識が無くても、自動で適切な移動 ベクトルを検索する。提案手法を6トランジスタにより構成されるSRAMセルの歩留まり推定 に適用し、データ読み出し時および保持時における不良率を計算した結果、従来のモンテ カルロ法と比較して、最大で１０６倍以上の高速化を確認した。 ●受賞者：西原 佑 (東京大学) 発表研究会： DAシンポジウム2009，平成21年8月26日 論文名：ハードウェア/ソフトウェア協調設計の形式的検証における同期点の抽出による効率的な状態削減手法 著者名：西原 佑、松本剛史、藤田昌宏（東大） ハードウェア/ソフトウェア協調設計を効率的に形式的検証する手法を提案した。形式的検証 の利用により、シミュレーションパタンに依存しない検証が可能になるが、従来手法では ハードウェアとソフトウェアに加えて、割り込みが独立したプロセスとして扱われるため、 状態数が爆発し、検証時間が長いという問題点があった。本論文では、ハードウェア・ソフト ウェア間の通信を共有変数へのアクセスとして抽象化し、各プロセスをFSMDへ変換した後で、 通信に伴う同期点の抽出と、抽出した同期点に基づいて並列プロセスの逐次化を行う手法を 提案した。既存手法と比較した結果、検証時間を1/100以下に削減できることがわかった。
平成21年度優秀論文賞受賞者 （DAシンポジウム2009での表彰式の紹介資料(PDF)）
●受賞者：中谷正吾 (日本電気) 発表研究会： 第138回SLDM研究会，平成21年1月30日 論文名：応用領域に特化した小面積再構成可能HWのカスタマイズ方式 著者名： 中谷正吾、梶原信樹、粟島亨(NEC) FPGAのような汎用の再構成可能HWと比較して面積の小さい領域特定再構成可能HWを生 成する手法を開発した。領域特定再構成可能HWはその応用を特定の領域に絞ることに よりデバイスを小面積化できるが、応用領域を絞りすぎると設計の柔軟性が低くなる という問題がある。提案手法は、想定するアプリケーションが配置配線できる範囲で 配線リソースを削減することにより、デバイスの柔軟性を保ちつつ小面積を達成する。 無線通信で使われる符号生成器をアプリケーションに想定した実験により、提案する 手法が、汎用の再構成可能HWに比べて1/3の面積の再構成可能HWを生成できることを 確認した。 ●受賞者：川島裕崇 (名古屋大学) 発表研究会： 第137回SLDM研究会，平成20年11月17日 論文名： オペランドの和を利用した小面積乗算器 著者名：川島裕崇、高木直史（名大） 並列乗算の最初のステップで生成される部分積のビット数を削減する手法を提案した。 オペランドの和を利用することにより、部分積の総ビット数を従来型の並列乗算器の 半分にすることを可能にした。本手法は符号なし乗算、符号付き乗算の両方に適用で きる。商用の0.18μmおよび90nmの標準セルライブラリを用いた実験により、提案手法 を用いた乗算器が従来の配列型乗算器やWallace乗算器より約30%、2ビットBoothの手 法を用いた乗算器より約10%小面積で実現できることを確認した。 ●受賞者： 高橋真吾 （中央大学，2009年4月より日本電気） 発表研究会： DAシンポジウム2008，平成20年8月27日 論文名：遅延と遷移時間のばらつきを混合正規分布で表現した統計的タイミング解析の一手法 著者名： 高橋真吾、築山修治（中央大） 回路遅延の分布を2つの正規分布からなる混合正規分布で表現することにより、従来 の統計的静的タイミング解析手法におけるMax演算の誤差を削減することができる。 しかしこの方法では、ある入力信号の到達時刻が他の信号より遅い確率が1に近い場合、 Max演算の結果が1つの正規分布にマージされ、混合正規分布で表現された遅延分布情報 が伝搬されないという問題が生じる。本論文では、この問題を解決するMax演算の高精 度化手法を提案した。モンテカルロシミュレーションにより、本手法が、以前提案した 解析手法の誤差を削減することを確認した。 ●受賞者： 小林和淑 (京都大学，2009年4月より京都工芸繊維大学) 発表研究会： DAシンポジウム2008，平成20年8月27日 論文名： SETパルスによる誤動作を防止する遅延挿入フリップフロップのソフトエラー耐性の検討 著者名：小林和淑、森谷祐介、小野寺秀俊（京大） 集積回路の微細化に伴い、SRAMやフリップフロップ（FF）だけでなく、組み合わせ回路 に発生するソフトエラーが問題視され始めている。本論文では、90nmプロセステクノロ ジを用いて設計したSRAM回路、フリップフロップ、および組み合わせ回路を対象として、 高速中性子によって引き起こされる過渡電流によるソフトエラー率を、回路シミュレー ションを用いて定量的に比較した。さらに、FFを多重化し遅延を挿入することで、組み 合わせ回路に発生する一過性パルスを除去する回路を設計し、遅延の大きさとソフトエ ラー率を比較した。各種回路におけるソフトエラー率が定量的かつ客観的に示されており、 今後のソフトエラーに関する研究を開拓する論文として高く評価できる。
平成20年度優秀論文賞受賞者 （DAシンポジウム2008での表彰式の紹介資料(PDF)）
●受賞者：森下賢志 (東京大学)
論文名：準形式的モデル検査のハードウェア実装による高速化の検討 発表研究会：第134回SLDM研究会，平成20年3月28日 著者名：森下賢志、吉田浩章、藤田昌弘(東大) 大規模集積回路の検証を高速化する手法を提案した。現在非常に有効な検証手法 と考えられているモデル検査は、適用する回路の規模が大きくなると状態爆発を 起こし、検証時間が急激に増加するという問題がある。本手法はモデル検査手法 の一つであるコンパイルドシミュレーションの処理の一部を専用ハードウェアに よって実行することにより検証時間を大幅に短縮した。ソフトウェアと専用ハード ウェアの通信を効率化する方法も提案している。いくつかの例題を使った実験では、 既存手法に比べて平均で6.7倍の高速化が実現できることを確認した． ●受賞者：高瀬英希 (名古屋大学) 論文名：マルチタスク環境におけるスクラッチパッドメモリ領域活用法 発表研究会：第134回SLDM研究会，平成20年3月27日 著者名：高瀬英希、冨山宏之、高田広章（名大） ソフトウェア制御可能なオンチップメモリであるスクラッチパッドメモリを有効 利用することによりメモリサブシステムのエネルギー消費を削減する手法を提案 した。従来からシングルタスクを対象としたスクラッチパッドメモリの利用法は 数多く提案されてきたが、複数のタスクが同時に実行されるマルチタスクを対象 とした手法はほとんど提案されていなかった。本手法はスクラッチパッドメモリ を時分割および空間分割して、複数のタスクに最適に配分することによりメモリ サブシステムの消費エネルギーを最大47%削減することに成功した． ●受賞者：田宮豊 （富士通研究所） 論文名：電力見える化によるソフトウェア無駄電力の削減 発表研究会：DAシンポジウム2007，平成19年8月29日 著者名：田宮豊（富士通研）、藤田昌宏（東大） プロセッサの消費電力をソフトウェアの動作に関連付けて可視化する手法を提案 した。プログラム中の関数で使われる電力に無駄が無いかを判定する“無駄電力 指標”を導入することによりプログラム中の電力チューニングのポイントを絞り 込むことができ、より省電力なプログラムを記述することが可能となる。その着 眼点の独創性は高く評価できる。また画像処理のアプリケーションを用いた実験 では、ソフトウェアのコーディング段階で混入した無駄なポーリング処理を本手法 により検出することに成功し、本手法の有効性が客観的に示されている． ●受賞者：今井正紀 (東京工業大学／（株）半導体理工学研究センター) 論文名：ノンパラメトリック統計的タイミング解析（SSTA）の実現手法の検討 発表研究会：DAシンポジウム2007，平成19年8月29日 著者名：今井正紀（東工大／STARC）、佐藤高史（東工大）、中山範明（東工大／STARC）、益一哉（東工大） 集積回路の加工寸法が縮小されるとトランジスタの電気的特性ばらつきが顕著 になり設計段階での回路遅延の正確な解析が困難になっている。本研究では、 トランジスタ特性のばらつきを前提として統計的に回路遅延を解析する手法に 取り組んでいる。以前から統計的回路遅延解析手法は数多く提案されているが、 トランジスタの遅延分布関数が特定の型に限定されていた。本論文はトランジスタ の遅延分布関数に依存しないノンパラメトリックな手法を提案した。その着眼点の 独創性は高く評価できる。実験では、代表的なベンチマーク回路を用いて本手法の 有効性が客観的に示されており、本手法の実用性に関しても高く評価できる．
平成19年度優秀論文賞受賞者 （DAシンポジウム2007での表彰式の紹介資料(PDF)）
●受賞者：枝廣正人 (NECシステムデバイス研究所) 論文名：Map Sort:マルチコアプロセッサに向けたスケーラブルなソートアルゴリズム 発表研究会：第129回SLDM研究会，平成19年3月15日 著者名：枝廣正人 ，山下慶子 (NEC) マルチコア向けの並列ソートアルゴリズムMap Sortを提案する。今後単体CPUの 性能向上が鈍化し、プロセッサがマルチコアによって性能向上する時代では、並列 対応されていないソフトウェアは計算機が進歩しても性能は向上しない。従って 単体CPUでは従来と同等処理時間で、かつ並列CPUではスケーラブルに性能向上する ようなアルゴリズムが必須となるが、我々はそれをスケーラブルアルゴリズムと よんでいる。本論文ではソート問題を取り上げ、新しいスケーラブルアルゴリズム Map Sortを提案する。Map Sortの時間に関する計算複雑度はN個のデータ、P台のCPU でO((N/P) log N) であり、単体CPU上での下界値O(N log Ｎ)の(1/Ｐ)である。また 計算機実験の結果、単体CPU上のクイックソートと比較し、単体CPUでは同等性能、 ４CPUでは3倍の性能向上であることが示された。 ●受賞者：瀬戸謙修 (東京大学大規模集積システム設計教育研究センター) 論文名：メモリアクセスおよびリソース共有を行うカスタム命令自動生成手法 発表研究会：第125回SLDM研究会，平成18年5月11日 著者名：瀬戸謙修，藤田昌宏 (東大) 本稿では、ＲＩＳＣベースのコンフィギュラブルプロセッサ向けの、命令セット 自動拡張手法を提案する。提案手法の主な新規性は、(1)部分グラフをスケジュー リングし、各コントロールステップを一つのカスタム命令とする方法とすることで プロセッサアーキテクチャの修正無しで入出力制約を越える部分グラフを実行する 方法、(2)カスタム命令とメモリアクセス命令の並列実行、(3)カスタム命令間での リソース共有の三つである。ベンチマークプログラムで評価実験を行った結果、 カスタム命令とメモリアクセス命令の並列実行を許すことで、それを許さない場合 に比べて性能向上が最大26％増大し、提案手法によるリソース共有を行うことで 性能向上を犠牲にすることなくカスタム命令に必要な面積が平均で８０％削減される ことが分かった． ●受賞者：大智 輝（早稲田大学） 論文名：レジスタ分散・共有併用型アーキテクチャを対象としたフロアプランを考慮した高位合成手法 発表研究会：DAシンポジウム，平成18年7月13日 著者名：大智 輝、小原俊逸、戸川 望、柳澤政生、大附辰夫（早大） レジスタ分散型アーキテクチャを用いると，レジスタ間データ転送を利用する事 により，配線遅延が回路の性能に与える影響を低減できるが，レジスタ数の増大を 招いてしまうという問題点が生じる．本稿では，レジスタ分散型とレジスタ共有型 を併用するレジスタ分散・共有型を対象とし，(1) スケジューリング，(2) レジスタ アロケーション， (3) レジスタバインディング，(4) モジュール配置の好転を繰り 返し (4) から得られたフロアプラン情報をフィードバックする高位合成手法を提案 する．提案手法は DFG だけではなく，条件分岐を含む CDFG にも適用可能である． また，計算機実験により，分散型と同等の回路性能を維持し最大4.0% の面積が削減 でき提案手法の有効性を確認した． ●受賞者：廣本正之 (京都大学) 論文名：自己再構成アーキテクチャ評価検討のための合成ツール 発表研究会：DAシンポジウム，平成18年7月13日 著者名：廣本正之、神山真一、中原健太郎、筒井 弘、越智裕之、中村行宏（京大） 動作中に自身の回路を変更可能な自己再構成デバイスは，その性能を静的に予測 することが困難であるため，アーキテクチャ検討を行うにはシミュレーションに よりアプリケーション実行時の性能を定量的に評価することが不可欠である．本研究 では，様々なアーキテクチャのシミュレーション評価に必要な構成情報を生成する ため，対象アーキテクチャのパラメータを可変とし，複数の自己再構成デバイスで 共通に利用可能な自動合成ツールを開発した．本ツールはC言語で記述されたアプリ ケーションに対し，データフロー解析から演算・論理の割当，配置配線までを自動的 に実行可能である．合成の自動化により設計空間探索が効率よく行えるようになり， また同一のコンパイラが様々なアーキテクチャを統一的に扱うため公平な性能比較が できると期待される．また，本稿では，ALUを基本セルとするアーキテクチャの検討に 提案ツールを適用し，その有用性を示した．
平成18年度優秀論文賞受賞者 （DAシンポジウム2006での表彰式の紹介資料(PDF)）
●受賞者：松本 哲郎（パナソニック半導体システムテクノ） 論文名：チップレベル基板雑音解析技術 発表研究会：DAシンポジウム 平成17年8月25日 著者名：松本哲郎，小坂大輔，永田真（神戸大），村坂佳隆，岩田穆（エイアールテック） 基板雑音発生回路とアレイ型基板雑音検出回路を搭載した 0.3 μm CMOS 技術 による 7.3mm 角のチップについて，基板雑音の波形と分布を測定するとともに， チップレベル基板雑音解析手法による基板雑音シミュレーションの解析性能を 評価している．コンパクトモデル(F行列+TSDPCモデル）を用いたチップレベル 基板雑音解析が実測結果を精度良く再現できることを示している．雑音解析技 術として実用上の有効性があると高く評価されることから本論文賞を贈呈する． ●受賞者：伊藤則之（富士通） 論文名：2.16GHz SPARC64マイクロプロセサ設計用タイミング・レイアウト設計手法 発表研究会：DAシンポジウム 平成17年8月26日 著者名：伊藤則之，小松裕成，杉山八六（富士通） タイミング・レイアウト設計は，高い周波数性能を持つ回路を実現するための 重要な工程である．本論文は，2.16GHz SPARC64 マイクロプロセッサ設計に適 用された手法について述べている．提案手法はタイミング中心の設計フローで あり，独自のルールドリブン設計，階層設計，カスタム設計，インクリメンタ ル設計を利用しており．これにより，最先端プロセスによる高性能マイクロプ ロセッサの開発に成功している．タイミング・レイアウト設計における有効な 方法論を示し，実証した研究として高く評価されることから本論文賞を贈呈する． ●受賞者：湯山洋一（ルネサステクノロジ） 論文名：オンチップグローバル配線における確定的/確率的ノイズとエラー率のモデル化 発表研究会：第122回システムLSI設計技術研究会 平成17年12月1日 著者名：湯山洋一・小林和淑・小野寺秀俊（京大） 本研究では，チップ上配線におけるエラー検出／訂正符号化の研究に不可欠で あるエラーの発生確率のモデル化方法を提案している．従来手法とは異なり， 確定的なノイズと確率的なノイズを区別してモデル化することにより，ノイズ 量やエラー率を見積もる上でより現実的なモデル化が可能としている．また， 計算機実験により，従来手法と比べ，エラー率の見積もり値が 100倍以上異な る場合があることを示している．チップ上配線におけるノイズについてより現 実的なモデルを提案しており，実用上の有効性も期待されることから本論文賞 を贈呈する． ●受賞者：永山 忍（広島市大） 論文名：二次近似法に基づくプログラマブル数値計算回路の構成とその合成法 発表研究会：第123回システムLSI設計技術研究会 平成18年1月18日 著者名：永山 忍（広島市大）・笹尾 勤（九工大）・Jon T. Butler（海軍大学院大学） 種々の数値計算回路の構成法は古典的な課題であるが，本研究では，三角関数， 対数関数，平方根演算，逆数演算などの多様で複雑な関数を計算する数値計算 回路の構成とその自動合成法を提案している．提案手法では，Look-Up Table カスケード，不等区間分割，二次近似法を組み合わせることにより，高精度 (24ビット精度)の数値計算回路を従来法に比べ 4-22% 程度のメモリ量で， FPGA実現することに成功している．数値計算回路の有効な構成手法を示してお り，今後の発展も期待されることから，本論文賞を贈呈する．
平成17年度優秀論文賞受賞者 （DAシンポジウム2005での表彰式の紹介資料(PDF)）
●受賞者: 飯塚 哲也（東京大学）
論文名: 論理制約式を用いた最小幅トランジスタ配置手法の非相補型回路への拡張
著者名: 飯塚哲也，池田 誠，浅田邦博（東大）
発表研究会: DAシンポジウム2004
論文概要:
この論文では，充足可能性判定を用いたCMOS論理セルレイアウト手法を拡
張し，フリップフロップなどの相補的でない P/N トランジスタを含む回路の
レイアウト手法を示したものである．上下に並ぶ P/N トランジスタのゲート
端子が共通でない部分を最小化しながら，最小幅のトランジスタ配置を生成
することが特徴である．従来法で対応ができなかった回路のレイアウトがで
きるようになると同時に，ゲート端子を共通としないことにより従来法より
もセル幅を小さくできる場合があることを実験的に示している．
●受賞者: 佐藤 高史（ルネサステクノロジ）
論文名: フロアプランにおけるオンチップ熱ばらつきの解析と対策
著者名: 佐藤高史（ルネサステクノロジ），市宮淳次（リコー），小野信任
（ジーダットイノベーション），蜂屋孝太郎（NECエレクトロニクス），
橋本昌宜（京大）
発表研究会: DAシンポジウム2004
論文概要:
チップ上での熱分布状況を解析するために，パッケージを含むLSIの熱シミュ
レーションモデルを作成し，温度ばらつきの原因となるパラメータとチップ
内の最大温度との関係を示している．結果として，チップ内のメモリの比率
の増加により，チップ内の温度差が大きくなることと，温度差がロジックの
配置に強く依存することを示している．
●受賞者: 樋口 博之（富士通研）
論文名: 順序回路のタイミング例外パス検出のための実用的方法
著者名: 樋口博之（富士通研）・松永裕介（九大）
発表研究会: 117 回研究会 (デザインガイア，2004年1月2日)
論文概要:
本論文では，大規模な順序回路のタイミング例外パスを検出するための実
用的方法を提案している．まず，回路中のパスの数え上げを行わず，かつ，
回路を大域的に見てフォールスパスの検出を行う方法として，マルチプレク
サ(MUX)グラフという概念を導入し，MUXグラフの縮約とMUXグラフ上のパスの
数え上げによりフォールスパス集合の集合を生成し圧縮する方法を提案して
いる．また，フリップフロップ(FF)ペアベースのマルチサイクルパス解析に
おいてFFペア間の一部のパスのみマルチサイクルであるようなパスも検出し，
検出能力を向上させる方法を提案している．
●受賞者: 松浦 宗寛（九工大）
論文名: 不完全定義多出力論理関数を表現するBDDとその応用について
著者名: 松浦宗寛・笹尾 勤（九工大）
発表研究会: 117 回研究会 (デザインガイア，2004年1月2日)
論文概要:
多出力論理関数を表現する二分決定グラフ(Binary Decision Diagram:
BDD)の一つに，特性関数(Characteristic Function)を表現する
BDD(BDD_for_CF)がある．本稿では，不完全定義多出力論理関数を
BDD_for_CFで表現する方法を提案する．次に，不完全定義多出力論理関数を
表現するBDD_for_CF の幅を小さくする方法について述べる．この手法は関数
分解やLUTカスケードの合成に有用である．
平成16年度優秀論文賞受賞者 （DAシンポジウム2004での表彰式における紹介資料／PDF形式）
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受賞者: 蜂屋 孝太郎（NECエレクトロニクス）
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受賞者: 飯島 正章 (神戸大学)
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受賞者: 夏目 貴将 (豊橋技科大)
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受賞者: 山崎 信行 (慶大)
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平成15年度優秀論文賞受賞者 （DAシンポジウム2003での表彰式における紹介資料／PDF形式）
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受賞者: 五十嵐 睦典 氏（東芝） |
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受賞者: 岡田 健一 氏（京都大学）［受賞時 東京工業大学］ |
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受賞者: 金本 俊幾 氏（三菱電機）［受賞時 ルネサステクノロジ］ |
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受賞者: 朱 強 氏（富士通研究所） |
平成14年度優秀論文賞受賞者 （DAシンポジウム2002での表彰式における紹介資料／PDF形式）
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受賞者: 石原
亨 氏（東京大学） |
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受賞者: 梶原 誠司 氏（九州工業大学） |
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受賞者: 土谷 亮 氏（京都大学） |
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受賞者: 八木 幹雄 氏（神戸大学） |
平成13年度優秀論文賞受賞者
| ● | 受賞者: 中谷 真吾 氏 (広島大学) 論文名: バッファ挿入を考慮した概略配置とフロアプランを同時に求めるフロアプランニング手法 共著者: 若林 真一(広島大学), 小出 哲士(東京大学) 発表研究会: 第98回研究発表会(デザインガイア2000) |
| ● | 受賞者: 橋本 昌宜 氏 (京都大学) 論文名: セルベース設計における連続的トランジスタ寸法最適化による消費電力削減手法 共著者: 小野寺 秀俊(京都大学) 発表研究会: DAシンポジウム2000 |
| ● | 受賞者: 安井 卓也 氏 (松下電器) 論文名: 動的クロックタイミング割り当てによる準同期クロック合成 共著者: 黒川 圭一, 豊永 昌彦(松下電器), 高橋 篤司(東京工業大学) 発表研究会: DAシンポジウム 2000 |
| ● | 受賞者: 山下 源 氏 (九州大学) 論文名: 出力品質を考慮した変数ビット幅最適化手法 共著者: エコー ファジャル ヌルプラセティヨー, 安浦 寛人(九州大学) 発表研究会: 第97回研究発表会 |
平成12年度優秀論文賞受賞者
| ● | 受賞者: 畔上 謙吾 氏 (東京工業大学) 論文名: 最小カットを用いて適切な部分回路を抽出するための効率的手法 共著者: 高橋 篤司, 梶谷 洋司 発表研究会: 第94回研究発表会 |
| ● | 受賞者: 篠木 剛 氏 (三重大学) 論文名: 大規模組合せ回路のためのコンパクトなIDDQテスト集合の並列生成システム 共著者: 林 照峯 発表研究会: DAシンポジウム '99 |
| ● | 受賞者: 瀧 和男 氏 (神戸大学) 論文名: プラスチック・ハード・マクロ技術による低消費電力算術演算器 共著者: 北村 清志, 溝口 豪 発表研究会: DAシンポジウム '99 |
| ● | 受賞者: 湊 真一 氏 (日本電信電話株式会社) 論文名: BDDの規模によらず一定の実記憶の範囲内で動作するストリーム形式BDD処理アルゴリズム 共著者: 石原 晋也 発表研究会: 第93回研究発表会(デザインガイア '99) |